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HBM Technologie erklärt und analysiert

Eine Analyse: AMD erklärt die HBM-Technologie

Seit sieben Jahren erforscht und entwickelte AMD HBM, bis die Speichertechnologie im Jahr 2015 nun schließlich serienreif ist. Bereits bekannt ist, dass HBM die Performance-per-Watt steigert. Wie das wirkt, hat AMD nun erläutert und wir haben es analysiert.

Zunächst erläuterte AMD im Briefing die Grundproblematik von GDDR5: Um daraus auch künftig mehr Performance durch höhere Taktraten zu erzielen, muss zusätzliche Energie aufgewendet werden. Da das Verhältnis von Performance und Energie bei GDDR5 dann nicht linear ist, sondern der Energieaufwand überproportional zum Performance-Zuwachs steigt, führt die konventionelle  GDDR5-Speichertechnologie absehbar zu steigender Ineffizienz.

Alternativ ließe sich die Performance von GDDR5 auch durch eine Erhöhung der Anzahl an Speicherchips steigern, wodurch ebenfalls mehr Speicherbandbreite zur Verfügung stünde. Problem an dieser Stelle: Bereits bei der Radeon R9 290X mit ihrem 512 Bit breiten Speicherinterface ist das PCB um die GPU herum schon mit 16 GDDR5-Speicherchips bestückt. Mehr Speicherchips aufzulöten, ist alleine räumlich kaum machbar, zumal durch die nötigen Datenleitungen zwischen GPU und Speicherchips das PCB stark verteuert. Auch bei dieser Variante nähme der Energieverbrauch durch den Speicher zu.

Kurzum: Mehr Bandbreite durch höhere Taktraten wird bei GDDR5 zunehmend ineffizient, mehr Bandbreite durch ein breiteres Interface wird mit GDDR5 sehr teuer. Es muss also aus Sicht von AMD ein anderer Ansatz her, als GDDR5-Speicher auf dem PCB zu verlöten. Traditionell lösen Halbleiterhersteller solche Probleme durch Integration. Über die Zeit wanderten Caches, FPUs, Northbridges, GPUs, Southbridges und auch Teile der Spannungsversorgung in die Prozessoren. Aus CPUs sind daher inzwischen weitgehend SoCs geworden.

Das allerdings ist mit Speicher nicht möglich, weil sich die Produktionsverfahren für Speicherzellen mit hohen Kapazitäten zu stark von denen für Logikschaltkreise von Prozessoren unterscheiden. Speicherzellen und Prozessor-Logic können nicht sinnvoll in einem Die integriert werden. Andere Hersteller setzen aus diesem Grund auf das Package-on-Package-Verfahren (PoP). Etwa Samsung verbaut mittels ePoP sowohl LPDDR3-RAM als auch eMMC-Speicher in einem gemeinsamen Package auf dem Prozessoren-Package. Diese Art Stapelung wird als 3D-Packaging bezeichnet. Im Unterschied dazu wird das direkte vertikale Übereinenderstapeln von Dies 3D-Stacking genannt.

Aufgrund der schieren Masse an Speicher, den moderne GPUs benötigen, ist 3D-Stacking direkt auf GPUs bis auf Weiteres nicht möglich. Neben 3D-Stacking existiert allerdings auch das sogenannte 2,5D-Stacking. Hierbei werden verschiedene Chips (also z.B. eine GPU und Speicherchips) über einen Interposer verbunden und somit der teure und energieintensive Weg der Daten durch den klassischen Die-Carrier und über das PCB vermieden.

Für seine GPUs mit HBM nutzt AMD beide Ansätze. Das 3D-Stacking findet bei den Speicher-Dies selbst statt, von denen vier über einem zur Ansteuerung der Speicherzellen verantwortlichen Logic-Die übereinandergestapelt werden (1x4-Hi). Wiederum vier dieser 3D-Speicher-Stacks werden per 2,5D-Stacking auf einem Interposer mit der GPU verbunden. Insgesamt beträgt die Anzahl der Speicher-Chips wie bei einer Radeon R9 290X also wieder 16 Stück.

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