Das Unternehmen zeigt wie steigende Bandbreiten höhere Stack-Höhen und wachsende Leistungsdichten neue Anforderungen an thermische Effizienz mechanische Stabilität und Interposer-Technologien stellen.
HBM bleibt ein zentraler Baustein moderner Beschleuniger da es Fläche Energie und Betriebskosten sparen kann. SK hynix erläutert die aktuelle Struktur eines 16-Hi-Stacks mit vier Ranks und 1024 IOs die über einen 2.5D-Interposer mit dem XPU verbunden sind. HBM3E mit vier Stacks erreicht bis zu 144 GB Kapazität und 4 TB/s Bandbreite und spart im Vergleich zu GDDR6-Lösungen deutlich Platz. Der HBM4-Fahrplan sieht bis zu 36 GB Kapazität 2048 IO-Bits 8 Gbit-s IO-Geschwindigkeit und 2048 GB/s Bandbreite vor. HBM4 erhöht die Package-Höhe integriert mehr TSVs und Micro-Bumps und verbessert die thermische Resistenz gegenüber HBM3E.
Mit steigender Bandbreite wächst die thermische Belastung. SK hynix zeigt dass sich die thermische Last alle zwei Generationen mehr als verdoppelt während die TSV-Anzahl weiter steigt. Hybrid Bonding soll diese Grenzen verschieben. Es ermöglicht engere Pitch-Größen unter 18 Mikrometern dickere Core-Dies und bis zu 35-Prozent niedrigere thermische Resistenz. Damit lassen sich höhere Stack-Höhen und engere Integration realisieren.
Wie Samsung mit HPB arbeitet auch SK hynix an lokalen Hotspot-Lösungen. I-HBM integriert ein hochwärmeleitendes elektrisch isolierendes Element direkt im D2D-PHY-Bereich und reduziert die thermische Resistenz um mehr als 30 Prozent. Für zukünftige Generationen plant SK hynix eine Verdopplung der TSV-Anzahl höhere IO-Geschwindigkeiten und eine stärkere Einbindung von Logic-Prozessen um PDN-Probleme zu entschärfen. Power-TSVs sollen großflächig verteilt werden um die Versorgung zu stabilisieren.
Das Unternehmen zeigt zudem wie verschiedene Packaging-Technologien unterschiedliche Belastungen auf Interposer und HBM ausüben. EMIB taucht als Option neben CoWoS-L CoWoS-R und CoWoS-S auf und deutet auf eine mögliche Zusammenarbeit mit Intel hin. Langfristig strebt SK hynix echte 3D-Integration an bei der HBM direkt auf Beschleuniger gestapelt wird. Diese Architektur gilt als Leitbild für zukünftige HPC- und KI-Systeme sobald Packaging-Technologien und Logic-Prozesse dafür ausgereift sind.
