Die neuen Bausteine setzen auf einen 230-Layer-Prozess, der aus der 8th Generation hervorgeht, jedoch mit weiterentwickelter CMOS-Technologie kombiniert wird.
Ziel ist es, leistungsstarke NAND-Optionen für Geräte wie KI-gestützte PCs und Smartphones mit niedrigen bis mittleren Speicherkapazitäten bereitzustellen. Die neuen Chips erreichen eine NAND-Schnittstellengeschwindigkeit von 4,8 Gb/s und damit eine Steigerung von 33 Prozent gegenüber der vorherigen Generation, was sie auf das Leistungsniveau der 10th Generation hebt.
Kioxia verfolgt weiterhin seine Dual-Axis-Strategie, die auf CMOS-directly-Bonded-to-Array und On-Pitch-Select-Gate-Drain-Technologien basiert. Während die 10th Generation auf massives Layer-Stacking für hohe Kapazitäten setzt, soll die 9th Generation vor allem Investitionseffizienz und Performance in kostensensitiven Segmenten verbessern. Die Muster dienen der Funktionsprüfung, bevor die Serienproduktion finalisiert wird.
Die neuen 1Tb-TLC-Bausteine werden vor allem für Anwendungen konzipiert, die hohe Geschwindigkeit benötigen, aber nicht auf maximale Speichermengen ausgelegt sind. Mit der Kombination aus optimierter Zellstruktur, verkürzten Bit-Lines und reduzierter Word-Line-Kapazität will Kioxia die Effizienz seiner NAND-Architektur weiter steigern.
