Was ist neu am Athlon XP?	/Hardware/CPUs

Athlon XP mit großer Auswahl

Performance Rating: Die große Verunsicherung?

In der folgenden Tabelle sind die bis jetzt erhältlichen XP Prozessoren und ihre tatsächliche Taktfrequenz aufgelistet:

Geplante Athlon XP Prozessoren:

Der Performance-Rating Angabe liegen laut AMD Benchmarks zugrunde, allerdings sind im Netz auch schon Formeln zu Umrechnung aufgetaucht, was der Aussage von AMD widersprechen würde. Generell kann man sagen, das ausgehend vom 1500+ pro 66 "echte" MHz 100 "Punkte" auf das PR addiert werden. Wenn hier ein Benchmark zugrunde lag, dann einer, der sehr gut skaliert.

Wie dem auch sei, das Performance-Rating wird für Verwirrung sorgen, dessen sind wir uns ziemlich sicher.

Athlon XP mit Palomino Kern

Schneller durch Architektur und Befehle

Was ist nun genau neu am neuen Athlon XP? Was sind die Gemeinsamkeiten zum Vorgänger Athlon?

Wie der Athlon wird auch der Athlon XP in 0,18µ gefertigt, besitzt 128 KB Level-1- und 256 KB Level-2-Cache und wird weiterhin mit 1,75 Volt betrieben.

Die Anzahl der Transistoren ist allerdings leicht angestiegen. Der Athlon XP setzt 37,5 Millionen Transistoren ein, der Vorgänger hatte 37 Millionen. Entsprechend ist der Die etwas größer geworden, von 120 mm² auf 128 mm². Auch äußerlich hat sich der Prozessor geändert. Es wurde kein Keramik mehr verwendet, sondern organisches Material (Fiberglas). Die Bauform nennt sich entsprechend nun OPGA für Organic Pin Grid Array.

Der neue Kern nennt sich Palomino und wurde vor kurzem in der Mobile Ausführung unter dem Namen "Athlon MP" eingeführt. Die technischen Neuerungen bringt AMD mit einem Begriff auf den Punkt: QuantiSpeed Technologie.

Der Athlon XP verfügt nun über einige Erneuerungen wie ein Hardware-Data-Prefetching und einen erweiterten Two-Level Translation Look-aside Buffer (TLB). Das Hardware-Data-Prefetching kennen wir schon vom Intel Tualatin oder Pentium 4. Hier versucht die CPU "vorherzusehen", welche Daten als nächstes benötigt werden und liest diese schon mal ein (vorauslesen = prefetch). Dazu wird ungenutzte Bandbreite des FBS benutzt.

Das Thema Translation Look-aside Buffer (TLB) ist schon etwas komplizierter zu erklären, daher fangen wir erst einmal mit der grundlegenden Idee an, bevor wir die Verbesserungen erklären.

Damit der Prozessor auf Daten im Hauptspeicher zugreifen kann, muss er die entsprechende physikalische Adresse "kennen". Das ist aber nicht der Fall, die Adresse muss also erst für die CPU übersetzt werden (virtuelle Adresse in physikalische Adresse). Dies geschieht durch die "Page Table", für die CPU quasi ein Übersetzungsbuch für Speicheradressen, um das mal mit einfach Worten zu umschreiben.

Der TLB ist eine Art Cache, welcher die bereits übersetzen Adressen zwischenspeichert. Dieser befindet sich im Level-1 und Level 2 Cache und kann den Zugriff auf den Hauptspeicher deutlich beschleunigen, da der Schritt der "Übersetzung" entfällt, wenn auf bereits übersetzte Adressen zugegriffen werden soll.

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